• 강사 : 강지훈 교수 (KAIST 전산학부)
• 일시 : 2024. 3. 26 (화) 16:00~17:30

1960년대 마이크로프로세서의 발명 이후 오랫동안 하드웨어와 소프트웨어는 따로따로 발전했다.
특히 하드웨어와 소프트웨어 개발 방법론은 극명하게 달라졌는데, 가령 2000년대 애자일 소프트웨어 개발 방법론이 각광받은 반면 하드웨어는 계속 폭포수 모델에 기반해 개발되고 있다.
생산성이 높은 소프트웨어 개발 방법론을 하드웨어 개발에 적용하려는 시도가 여럿 있었지만, 실제 하드웨어 개발에 사용된 예는 지금까지 거의 없었다.

이 발표에서는 그동안 우리가 하드웨어도 소프트웨어처럼 높은 생산성으로 짜기 위해 노력한 발자취를 소개한다.
특히 고수준 함수형 언어로부터 pipelined CPU, 100Gbps 네트워크 카드 등 실제적인 회로의 RTL (Verilog) 디자인을 컴파일한 작업을 소개한다 [1, 2].
또한 이 작업 진행중에 하드웨어 아키텍트로부터 받은 (매우) 부정적인 피드백과 그 극복 과정을 소개한다.

[1] ShakeFlow: Functional Hardware Description with Latency-Insensitive Interface Combinators.
Sungsoo Han†, Minseong Jang†, Jeehoon Kang (†: co-first authors in alphabetical order).
ASPLOS 2023.

[2] HazardFlow: Modular Hardware Design of Pipelined Circuits with Hazards.
Minseong Jang, Jungin Rhee, Woojin Lee, Shuangshuang Zhao, Jeehoon Kang.
PLDI 2024 (conditionally accepted).